Design of a two-phase non overlapping clock generator for VLSI circuits /
Projek ini telah diusahakan untuk merekabentuk, membuat simulasi dan menilai litar penjana isyarat jam. Rekabentuk penjana isyarat jam ini diperolehi dari 'IEEE Journal of solid state circuits'. Litar ini boleh dibahagi kepada dua iaitu sebuah 'current-controlled one-shot timer'...
| Main Author: | |
|---|---|
| Format: | |
| Published: |
Kuala Lumpur : UTM,
1993
|
| Subjects: |