Lim, J. J. N., Mohamed Khalil Mohd. Hani, s., & Elektrik, F. K. (2008). The RTL design of 32-BIT 5- stage pipeline risc processor using verilog HDL.
Citace podle Chicago (17th ed.)Lim, Jonie Joo Nee, supervisor Mohamed Khalil Mohd. Hani, a Fakulti Kejuruteraan Elektrik. The RTL Design of 32-BIT 5- Stage Pipeline Risc Processor Using Verilog HDL. 2008.
Citace podle MLA (9th ed.)Lim, Jonie Joo Nee, et al. The RTL Design of 32-BIT 5- Stage Pipeline Risc Processor Using Verilog HDL. 2008.
Upozornění: Tyto citace jsou generovány automaticky. Nemusí být zcela správně podle citačních pravidel..