The RTL design of 32-BIT 5- stage pipeline risc processor using verilog HDL - Lim, Jonie Joo Nee, 1978-; Mohamed Khalil Mohd. Hani, supervisor; Fakulti Kejuruteraan Elektrik (2008)
Thesis (Sarjana Kejuruteraan (Elektrik - Komputer dan Mikroelektronik)) - Universit Teknologi Malaysia, 2008