The RTL design of 32-BIT 5- stage pipeline risc processor using verilog HDL /

Thesis (Sarjana Kejuruteraan (Elektrik - Komputer dan Mikroelektronik)) - Universit Teknologi Malaysia, 2008

Chi tiết về thư mục
Những tác giả chính: Lim, Jonie Joo Nee, 1978-, Mohamed Khalil Mohd. Hani, supervisor, Fakulti Kejuruteraan Elektrik
Định dạng:
Ngôn ngữ:eng
Được phát hành: 2008
Những chủ đề: