Verilog design of input / output processor with built-in-self-test /
Thesis (Sarjana Kejuruteraan (Elektrik - Komputer dan Mikroelektronik)) - Fakulti Kejuruteraan Elektrik, Universiti Teknologi Malaysia, 2007
| Main Author: | |
|---|---|
| Format: | |
| Language: | eng |
| Published: |
Skudai : Universiti Teknologi Malaysia,
2007
|
| Subjects: | |
| Online Access: | http://www.psz.utm.my/sla/billing/login.asp?mid=49217 |
| Summary: | Thesis (Sarjana Kejuruteraan (Elektrik - Komputer dan Mikroelektronik)) - Fakulti Kejuruteraan Elektrik, Universiti Teknologi Malaysia, 2007 |
|---|