ВЕРИФИКАЦИЯ ЛОГИЧЕСКИХ СХЕМ, РЕАЛИЗУЮЩИХ СИСТЕМЫ ЧАСТИЧНЫХ БУЛЕВЫХ ФУНКЦИЙ
Рассматривается задача верификации логических схем, реализующих системы частично определенных булевых функций. Описываются VHDL-модели различных форм задания таких систем. Предлагается программа для решения рассматриваемой задачи на основе совместного использования троичного параллельного моделирова...
| स्वरूप: | लेख |
|---|---|
| भाषा: | Russian |
| प्रकाशित: |
National Academy of Sciences of Belarus, the United Institute of Informatics Problems
2018-04-01
|
| श्रृंखला: | Informatika |
| ऑनलाइन पहुंच: | https://inf.grid.by/jour/article/view/354 |
| सारांश: | Рассматривается задача верификации логических схем, реализующих системы частично определенных булевых функций. Описываются VHDL-модели различных форм задания таких систем. Предлагается программа для решения рассматриваемой задачи на основе совместного использования троичного параллельного моделирования и сведения к задаче проверки выполнимости конъюнктивной нормальной формы. Приводятся результаты экспериментов по верификации, показывающие высокую эффективность разработанной программы по сравнению с VHDL-моделированием, которое позволяет проводить система ModelSim. |
|---|---|
| आईएसएसएन: | 1816-0301 |