Акселерована реєстрація MIPI CSI відеопотоку в задачах передачі відео реального часу
В роботі розглянуто питання зменшення затримок передачі відеопотоку в реальному часі з камер, що передбачають підключення через інтерфейс MIPI CSI. Наведено основні складові затримки реєстрації/передачі відеопотоку, проаналізовано міру їхнього внеску в сумарну затримку, дано оцінку можливості потенц...
| Main Authors: | , , , , |
|---|---|
| Format: | Article |
| Language: | English |
| Published: |
Igor Sikorsky Kyiv Polytechnic Institute
2020-09-01
|
| Series: | Vìsnik Nacìonalʹnogo Tehnìčnogo Unìversitetu Ukraïni Kììvsʹkij Polìtehnìčnij Ìnstitut: Serìâ Radìotehnìka, Radìoaparatobuduvannâ |
| Subjects: | |
| Online Access: | http://doi.radap.kpi.ua/article/view/221499 |
| Summary: | В роботі розглянуто питання зменшення затримок передачі відеопотоку в реальному часі з камер, що передбачають підключення через інтерфейс MIPI CSI. Наведено основні складові затримки реєстрації/передачі відеопотоку, проаналізовано міру їхнього внеску в сумарну затримку, дано оцінку можливості потенційного впливу на них при розробці систем реєстрації/передачі відеопотоку реального часу. Окреслено проблематику, пов’язану з застосуванням буферизації в таких системах, головним чином, вплив наявності в системі покадрової буферизації на величину сумарної затримки. Охарактеризовано обмеження реалізацій модулів MIPI, що призводять до збільшення затримок реєстрації відеопотоку з MIPI CSI камер в певних ARM-мікропроцесорах.
Запропоновано структурно-функціональну організацію систем реєстрації MIPI CSI відеопотоку з застосуванням потокових цифрових шин, фрагментації кадрів відеопотоку та DMA транзакцій, що не потребує використання покадрової буферизації та, відповідно, дозволяє зменшити сумарну затримку реєстрації відеопотоку. Запропоновану структурно-функціональну організацію може бути реалізовано на базі SoC-FPGA рішень, в тому числі, з використанням існуючих IP-ядер. Наведено прагматичні особливості та відповідний оціночний вираз для визначення обмежень величини затримки при застосуванні запропонованих рішень.
Для експериментальної перевірки, створено прототип системи реєстрації/передачі відеопотоку на основі SoC-FPGA Xilinx сімейства Zynq-7000 відповідно до запропонованої структурно-функціональної організації, розглянуто його специфіку та особливості реалізації. Дано оцінку отриманій швидкодії прототипу та розглянуто можливі напрямки подальшого зменшення сумарної затримки реєстрації/передачі відеопотоку.Результати роботи можуть бути використані для зменшення величини затримок реєстрації відеопотоку з MIPI CSI камер в системах відеопередачі реального часу на основі SoC-FPGA. |
|---|---|
| ISSN: | 2310-0397 2310-0389 |