Word level predicate abstraction and refinement for verifying RTL verilog
Model checking techniques applied to large industrial circuits suffer from the state space explosion problem. A major technique to address this problem is abstraction. The most commonly used abstraction technique for hardware verification is localization reduction, which removes latches that are not...
Հիմնական հեղինակներ: | Jain, H, Sharygina, N, Kroening, D, Clarke, E |
---|---|
Այլ հեղինակներ: | Jr, W |
Ձևաչափ: | Conference item |
Հրապարակվել է: |
Association for Computing Machinery
2005
|
Նմանատիպ նյութեր
-
Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
: Jain, H, և այլն
Հրապարակվել է: (2005) -
Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
: Jain, H, և այլն
Հրապարակվել է: (2008) -
Word-Level Predicate-Abstraction and Refinement Techniques for Verifying RTL Verilog.
: Jain, H, և այլն
Հրապարակվել է: (2008) -
Word-level predicate-abstraction and refinement rechniques for verifying RTL Verilog
: Jain, H, և այլն
Հրապարակվել է: (2008) -
Image Computation and Predicate Refinement for RTL Verilog using Word Level Proofs
: Kroening, D, և այլն
Հրապարակվել է: (2007)