VCEGAR: Verilog CounterExample Guided Abstraction Refinement
المؤلفون الرئيسيون: | Jain, H, Kroening, D, Sharygina, N, Clarke, E |
---|---|
التنسيق: | Conference item |
منشور في: |
Springer
2007
|
مواد مشابهة
-
Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
حسب: Jain, H, وآخرون
منشور في: (2008) -
Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
حسب: Jain, H, وآخرون
منشور في: (2005) -
Word level predicate abstraction and refinement for verifying RTL verilog
حسب: Jain, H, وآخرون
منشور في: (2005) -
Word-Level Predicate-Abstraction and Refinement Techniques for Verifying RTL Verilog.
حسب: Jain, H, وآخرون
منشور في: (2008) -
Word-level predicate-abstraction and refinement rechniques for verifying RTL Verilog
حسب: Jain, H, وآخرون
منشور في: (2008)