VCEGAR: Verilog CounterExample Guided Abstraction Refinement
Päätekijät: | Jain, H, Kroening, D, Sharygina, N, Clarke, E |
---|---|
Aineistotyyppi: | Conference item |
Julkaistu: |
Springer
2007
|
Samankaltaisia teoksia
-
Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
Tekijä: Jain, H, et al.
Julkaistu: (2008) -
Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
Tekijä: Jain, H, et al.
Julkaistu: (2005) -
Word level predicate abstraction and refinement for verifying RTL verilog
Tekijä: Jain, H, et al.
Julkaistu: (2005) -
Word-Level Predicate-Abstraction and Refinement Techniques for Verifying RTL Verilog.
Tekijä: Jain, H, et al.
Julkaistu: (2008) -
Word-level predicate-abstraction and refinement rechniques for verifying RTL Verilog
Tekijä: Jain, H, et al.
Julkaistu: (2008)