VCEGAR: Verilog CounterExample Guided Abstraction Refinement
Автори: | Jain, H, Kroening, D, Sharygina, N, Clarke, E |
---|---|
Формат: | Conference item |
Опубліковано: |
Springer
2007
|
Схожі ресурси
Схожі ресурси
-
Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
за авторством: Jain, H, та інші
Опубліковано: (2008) -
Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
за авторством: Jain, H, та інші
Опубліковано: (2005) -
Word level predicate abstraction and refinement for verifying RTL verilog
за авторством: Jain, H, та інші
Опубліковано: (2005) -
Word-Level Predicate-Abstraction and Refinement Techniques for Verifying RTL Verilog.
за авторством: Jain, H, та інші
Опубліковано: (2008) -
Word-level predicate-abstraction and refinement rechniques for verifying RTL Verilog
за авторством: Jain, H, та інші
Опубліковано: (2008)