Design of the two-tier MUX in 65 nm SRAM(65 nm SRAM两级多路选择器的设计)
为提高SRAM的存取速度,节省芯片面积,抑制工艺波动的影响,在对SRAM多路选择架构研究基础上改进了一种应用于65 nm SRAM的多路选择架构,建立了此多路选择架构的小信号模型.采用蒙特卡罗仿真导出了位线传输管的最小尺寸限制.同时,提出一种简单的估算电路节点时间常数的方法,用于从理论上分析改进的两级架构相对于传统的一级架构的优势,即当两级架构的两级译码的特征数字相近时可取得最佳性能,且灵敏放大器的特征数字越大时两级架构的优势越明显.仿真验证的结果显示,在面积几乎不变、控制复杂性几乎不增加前提下,该两级架构最多可以使SRAM读取时间比传统一级结构减少33.6%....
| Main Authors: | , |
|---|---|
| Format: | Article |
| Language: | zho |
| Published: |
Zhejiang University Press
2010-11-01
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| Series: | Zhejiang Daxue xuebao. Lixue ban |
| Subjects: | |
| Online Access: | https://doi.org/10.3785/j.issn.1008-9497.2010.06.008 |