Analizador lógico de tiempos implementado en arquitectura digital reprogramable
En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate Array) Sp...
| Main Authors: | , , , , , , |
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| Format: | Article |
| Language: | English |
| Published: |
Universidad de Antioquia
2005-01-01
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| Series: | Revista Facultad de Ingeniería Universidad de Antioquia |
| Subjects: | |
| Online Access: | http://www.redalyc.org/articulo.oa?id=43003407 |