时钟提取与抖动衰减数字锁相环设计研究

文章简要介绍了数字锁相环（DPLL）的工作原理,重点提出了用于V5接口芯片中的时钟提取锁相环和抖动衰减锁相环的设计,并对其进行了分析.

Bibliographic Details
Main Authors:	蒋林, 章倩苓, 谢晓燕
Format:	Article
Language:	zho
Published:	《光通信研究》编辑部 2003-01-01
Series:	Guangtongxin yanjiu
Subjects:	时钟提取;抖动衰减;数字锁相环;专用集成电路设计
Online Access:	http://www.gtxyj.com.cn/thesisDetails#10.13756/j.gtxyj.2003.05.013

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