Word level predicate abstraction and refinement for verifying RTL verilog

Word level predicate abstraction and refinement for verifying RTL verilog

Показати інші версії (2)

Model checking techniques applied to large industrial circuits suffer from the state space explosion problem. A major technique to address this problem is abstraction. The most commonly used abstraction technique for hardware verification is localization reduction, which removes latches that are not...

Повний опис

Бібліографічні деталі
Автори:	Jain, H, Sharygina, N, Kroening, D, Clarke, E
Інші автори:	Jr, W
Формат:	Conference item
Опубліковано:	Association for Computing Machinery 2005

Схожі ресурси

Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
за авторством: Jain, H, та інші
Опубліковано: (2005)

Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
за авторством: Jain, H, та інші
Опубліковано: (2008)

Word-Level Predicate-Abstraction and Refinement Techniques for Verifying RTL Verilog.
за авторством: Jain, H, та інші
Опубліковано: (2008)

Word-level predicate-abstraction and refinement rechniques for verifying RTL Verilog
за авторством: Jain, H, та інші
Опубліковано: (2008)

Image Computation and Predicate Refinement for RTL Verilog using Word Level Proofs
за авторством: Kroening, D, та інші
Опубліковано: (2007)

VCEGAR: Verilog CounterExample Guided Abstraction Refinement
за авторством: Jain, H, та інші
Опубліковано: (2007)

Verification of SpecC and Verilog using Predicate Abstraction
за авторством: Jain, H, та інші
Опубліковано: (2004)

Checking consistency of C and Verilog using predicate abstraction and induction
за авторством: Kroening, D, та інші
Опубліковано: (2004)

Checking Consistency of C and Verilog using Predicate Abstraction and Induction
за авторством: Kroening, D, та інші
Опубліковано: (2004)

Predicate abstraction of ANSI-C programs using SAT
за авторством: Clarke, E, та інші
Опубліковано: (2004)

SATABS: SAT−based Predicate Abstraction for ANSI−C
за авторством: Clarke, E, та інші
Опубліковано: (2005)

Predicate Abstraction of ANSI–C Programs using SAT
за авторством: Clarke, E, та інші
Опубліковано: (2015)

Predicate Abstraction of ANSI-C Programs Using SAT.
за авторством: Clarke, E, та інші
Опубліковано: (2004)

Predicate Abstraction of ANSI-C Programs Using SAT
за авторством: Clarke, E, та інші
Опубліковано: (2004)

Verifying C++ with STL Containers via Predicate Abstraction
за авторством: Blanc, N, та інші
Опубліковано: (2007)

Verifying C++ with STL containers via predicate abstraction
за авторством: Blanc, N, та інші
Опубліковано: (2007)

System verilog RTL modeling with embedded assertions /
за авторством: Chow, Chee Siang, 1984-, та інші
Опубліковано: (2012)

Verification of SpecC using Predicate Abstraction
за авторством: Clarke, E, та інші
Опубліковано: (2007)

Verification of SpecC using predicate abstraction.
за авторством: Clarke, E, та інші
Опубліковано: (2007)

System verilog RTL modeling with embedded assertions[electronic resource] /
за авторством: Chow, Chee Siang, 1984-, та інші
Опубліковано: (2012)

Approximating Predicate Images for Bit−Vector Logic
за авторством: Kroening, D, та інші
Опубліковано: (2006)

The RTL design of 32-bit RISC processor using verilog HDL /
за авторством: Hafizul Hasni Manab, 1987-, та інші
Опубліковано: (2012)

Counterexamples with Loops for Predicate Abstraction
за авторством: Kroening, D, та інші
Опубліковано: (2006)

The RTL design of 32-bit RISC processor using verilog HDL [electronic resource] /
за авторством: Hafizul Hasni Manab, 1987-
Опубліковано: (2012)

Predicate Abstraction with Under-approximation Refinement
за авторством: Corina S. Pasareanu, та інші
Опубліковано: (2007-02-01)

The RTL design of 32-BIT 5- stage pipeline risc processor using verilog HDL /
за авторством: Lim, Jonie Joo Nee, 1978-, та інші
Опубліковано: (2008)

Verification and Falsification of Programs with Loops Using Predicate Abstraction
за авторством: Kroening, D, та інші
Опубліковано: (2009)

Verification and falsification of programs with loops using predicate abstraction.
за авторством: Kroening, D, та інші
Опубліковано: (2010)

Model Checking with Abstraction for Web Services
за авторством: Sharygina, N, та інші
Опубліковано: (2007)

The RTL design of 32-BIT 5- stage pipeline risc processor using verilog HDL [electronic resources] /
за авторством: Lim, Jonie Joo Nee, 1978-, та інші
Опубліковано: (2008)

Behavioral Consistency of C and Verilog Programs Using Bounded Model Checking
за авторством: Kroening, D, та інші
Опубліковано: (2003)

V2c – A Verilog to C translator
за авторством: Mukherjee, R, та інші
Опубліковано: (2016)

Strengthening properties using abstraction refinement
за авторством: Purandare, M, та інші
Опубліковано: (2009)

Specifying and Verifying Systems with Multiple Clocks
за авторством: Clarke, E, та інші
Опубліковано: (2003)

Specifying and verifying systems with multiple clocks
за авторством: Clarke, E, та інші
Опубліковано: (2003)

RTL cookbook/
за авторством: 274324 Lancaster, Don
Опубліковано: (1969)

Counterexample Guided Abstraction Refinement via Program Execution
за авторством: Groce, A, та інші
Опубліковано: (2004)

RTL2RTL Formal Equivalence: Boosting the Design Confidence
за авторством: M V Achutha Kiran Kumar, та інші
Опубліковано: (2014-07-01)

Counterexample-guided abstraction refinement for symmetric concurrent programs
за авторством: Donaldson, A, та інші
Опубліковано: (2012)

Automated scripts for testing verilog designs with iVerilog
за авторством: Ng, Gary Jia Hao
Опубліковано: (2015)