Word level predicate abstraction and refinement for verifying RTL verilog

Word level predicate abstraction and refinement for verifying RTL verilog

Show other versions (2)

Model checking techniques applied to large industrial circuits suffer from the state space explosion problem. A major technique to address this problem is abstraction. The most commonly used abstraction technique for hardware verification is localization reduction, which removes latches that are not...

תיאור מלא

מידע ביבליוגרפי
Main Authors:	Jain, H, Sharygina, N, Kroening, D, Clarke, E
מחברים אחרים:	Jr, W
פורמט:	Conference item
יצא לאור:	Association for Computing Machinery 2005

פריטים דומים

Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
מאת: Jain, H, et al.
יצא לאור: (2005)

Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
מאת: Jain, H, et al.
יצא לאור: (2008)

Word-Level Predicate-Abstraction and Refinement Techniques for Verifying RTL Verilog.
מאת: Jain, H, et al.
יצא לאור: (2008)

Word-level predicate-abstraction and refinement rechniques for verifying RTL Verilog
מאת: Jain, H, et al.
יצא לאור: (2008)

Image Computation and Predicate Refinement for RTL Verilog using Word Level Proofs
מאת: Kroening, D, et al.
יצא לאור: (2007)

VCEGAR: Verilog CounterExample Guided Abstraction Refinement
מאת: Jain, H, et al.
יצא לאור: (2007)

Verification of SpecC and Verilog using Predicate Abstraction
מאת: Jain, H, et al.
יצא לאור: (2004)

Checking consistency of C and Verilog using predicate abstraction and induction
מאת: Kroening, D, et al.
יצא לאור: (2004)

Checking Consistency of C and Verilog using Predicate Abstraction and Induction
מאת: Kroening, D, et al.
יצא לאור: (2004)

Predicate abstraction of ANSI-C programs using SAT
מאת: Clarke, E, et al.
יצא לאור: (2004)

SATABS: SAT−based Predicate Abstraction for ANSI−C
מאת: Clarke, E, et al.
יצא לאור: (2005)

Predicate Abstraction of ANSI–C Programs using SAT
מאת: Clarke, E, et al.
יצא לאור: (2015)

Predicate Abstraction of ANSI-C Programs Using SAT.
מאת: Clarke, E, et al.
יצא לאור: (2004)

Predicate Abstraction of ANSI-C Programs Using SAT
מאת: Clarke, E, et al.
יצא לאור: (2004)

Verifying C++ with STL Containers via Predicate Abstraction
מאת: Blanc, N, et al.
יצא לאור: (2007)

Verifying C++ with STL containers via predicate abstraction
מאת: Blanc, N, et al.
יצא לאור: (2007)

System verilog RTL modeling with embedded assertions /
מאת: Chow, Chee Siang, 1984-, et al.
יצא לאור: (2012)

Verification of SpecC using Predicate Abstraction
מאת: Clarke, E, et al.
יצא לאור: (2007)

Verification of SpecC using predicate abstraction.
מאת: Clarke, E, et al.
יצא לאור: (2007)

System verilog RTL modeling with embedded assertions[electronic resource] /
מאת: Chow, Chee Siang, 1984-, et al.
יצא לאור: (2012)

Approximating Predicate Images for Bit−Vector Logic
מאת: Kroening, D, et al.
יצא לאור: (2006)

The RTL design of 32-bit RISC processor using verilog HDL /
מאת: Hafizul Hasni Manab, 1987-, et al.
יצא לאור: (2012)

Counterexamples with Loops for Predicate Abstraction
מאת: Kroening, D, et al.
יצא לאור: (2006)

The RTL design of 32-bit RISC processor using verilog HDL [electronic resource] /
מאת: Hafizul Hasni Manab, 1987-
יצא לאור: (2012)

Predicate Abstraction with Under-approximation Refinement
מאת: Corina S. Pasareanu, et al.
יצא לאור: (2007-02-01)

The RTL design of 32-BIT 5- stage pipeline risc processor using verilog HDL /
מאת: Lim, Jonie Joo Nee, 1978-, et al.
יצא לאור: (2008)

Verification and Falsification of Programs with Loops Using Predicate Abstraction
מאת: Kroening, D, et al.
יצא לאור: (2009)

Verification and falsification of programs with loops using predicate abstraction.
מאת: Kroening, D, et al.
יצא לאור: (2010)

Model Checking with Abstraction for Web Services
מאת: Sharygina, N, et al.
יצא לאור: (2007)

The RTL design of 32-BIT 5- stage pipeline risc processor using verilog HDL [electronic resources] /
מאת: Lim, Jonie Joo Nee, 1978-, et al.
יצא לאור: (2008)

Behavioral Consistency of C and Verilog Programs Using Bounded Model Checking
מאת: Kroening, D, et al.
יצא לאור: (2003)

V2c – A Verilog to C translator
מאת: Mukherjee, R, et al.
יצא לאור: (2016)

Strengthening properties using abstraction refinement
מאת: Purandare, M, et al.
יצא לאור: (2009)

Specifying and Verifying Systems with Multiple Clocks
מאת: Clarke, E, et al.
יצא לאור: (2003)

Specifying and verifying systems with multiple clocks
מאת: Clarke, E, et al.
יצא לאור: (2003)

RTL cookbook/
מאת: 274324 Lancaster, Don
יצא לאור: (1969)

Counterexample Guided Abstraction Refinement via Program Execution
מאת: Groce, A, et al.
יצא לאור: (2004)

RTL2RTL Formal Equivalence: Boosting the Design Confidence
מאת: M V Achutha Kiran Kumar, et al.
יצא לאור: (2014-07-01)

Counterexample-guided abstraction refinement for symmetric concurrent programs
מאת: Donaldson, A, et al.
יצא לאור: (2012)

Automated scripts for testing verilog designs with iVerilog
מאת: Ng, Gary Jia Hao
יצא לאור: (2015)