VCEGAR: Verilog CounterExample Guided Abstraction Refinement
প্রধান লেখক: | Jain, H, Kroening, D, Sharygina, N, Clarke, E |
---|---|
বিন্যাস: | Conference item |
প্রকাশিত: |
Springer
2007
|
অনুরূপ উপাদানগুলি
-
Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
অনুযায়ী: Jain, H, অন্যান্য
প্রকাশিত: (2008) -
Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
অনুযায়ী: Jain, H, অন্যান্য
প্রকাশিত: (2005) -
Word level predicate abstraction and refinement for verifying RTL verilog
অনুযায়ী: Jain, H, অন্যান্য
প্রকাশিত: (2005) -
Word-Level Predicate-Abstraction and Refinement Techniques for Verifying RTL Verilog.
অনুযায়ী: Jain, H, অন্যান্য
প্রকাশিত: (2008) -
Word-level predicate-abstraction and refinement rechniques for verifying RTL Verilog
অনুযায়ী: Jain, H, অন্যান্য
প্রকাশিত: (2008)