VCEGAR: Verilog CounterExample Guided Abstraction Refinement
Hoofdauteurs: | Jain, H, Kroening, D, Sharygina, N, Clarke, E |
---|---|
Formaat: | Conference item |
Gepubliceerd in: |
Springer
2007
|
Gelijkaardige items
-
Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
door: Jain, H, et al.
Gepubliceerd in: (2008) -
Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
door: Jain, H, et al.
Gepubliceerd in: (2005) -
Word level predicate abstraction and refinement for verifying RTL verilog
door: Jain, H, et al.
Gepubliceerd in: (2005) -
Word-Level Predicate-Abstraction and Refinement Techniques for Verifying RTL Verilog.
door: Jain, H, et al.
Gepubliceerd in: (2008) -
Word-level predicate-abstraction and refinement rechniques for verifying RTL Verilog
door: Jain, H, et al.
Gepubliceerd in: (2008)