Word-level predicate-abstraction and refinement rechniques for verifying RTL Verilog

Word-level predicate-abstraction and refinement rechniques for verifying RTL Verilog

As a first step, most model checkers used in the hardware industry convert a high-level register-transfer-level (RTL) design into a netlist. However, algorithms that operate at the netlist level are unable to exploit the structure of the higher abstraction levels and, thus, are less scalable. The RT...

תיאור מלא

מידע ביבליוגרפי
Main Authors:	Jain, H, Kroening, D, Sharygina, N, al., E
פורמט:	Journal article
יצא לאור:	Institute of Electrical and Electronics Engineers 2008

פריטים דומים

Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
מאת: Jain, H, et al.
יצא לאור: (2008)

Word Level Predicate Abstraction and Refinement for Verifying RTL Verilog
מאת: Jain, H, et al.
יצא לאור: (2005)

Word level predicate abstraction and refinement for verifying RTL verilog
מאת: Jain, H, et al.
יצא לאור: (2005)

Word-Level Predicate-Abstraction and Refinement Techniques for Verifying RTL Verilog.
מאת: Jain, H, et al.
יצא לאור: (2008)

Image Computation and Predicate Refinement for RTL Verilog using Word Level Proofs
מאת: Kroening, D, et al.
יצא לאור: (2007)

VCEGAR: Verilog CounterExample Guided Abstraction Refinement
מאת: Jain, H, et al.
יצא לאור: (2007)

Verification of SpecC and Verilog using Predicate Abstraction
מאת: Jain, H, et al.
יצא לאור: (2004)

Checking consistency of C and Verilog using predicate abstraction and induction
מאת: Kroening, D, et al.
יצא לאור: (2004)

Checking Consistency of C and Verilog using Predicate Abstraction and Induction
מאת: Kroening, D, et al.
יצא לאור: (2004)

Verifying C++ with STL Containers via Predicate Abstraction
מאת: Blanc, N, et al.
יצא לאור: (2007)

Verifying C++ with STL containers via predicate abstraction
מאת: Blanc, N, et al.
יצא לאור: (2007)

System verilog RTL modeling with embedded assertions /
מאת: Chow, Chee Siang, 1984-, et al.
יצא לאור: (2012)

Predicate abstraction of ANSI-C programs using SAT
מאת: Clarke, E, et al.
יצא לאור: (2004)

Predicate Abstraction of ANSI–C Programs using SAT
מאת: Clarke, E, et al.
יצא לאור: (2015)

Predicate Abstraction of ANSI-C Programs Using SAT.
מאת: Clarke, E, et al.
יצא לאור: (2004)

SATABS: SAT−based Predicate Abstraction for ANSI−C
מאת: Clarke, E, et al.
יצא לאור: (2005)

Predicate Abstraction of ANSI-C Programs Using SAT
מאת: Clarke, E, et al.
יצא לאור: (2004)

System verilog RTL modeling with embedded assertions[electronic resource] /
מאת: Chow, Chee Siang, 1984-, et al.
יצא לאור: (2012)

The RTL design of 32-bit RISC processor using verilog HDL /
מאת: Hafizul Hasni Manab, 1987-, et al.
יצא לאור: (2012)

Approximating Predicate Images for Bit−Vector Logic
מאת: Kroening, D, et al.
יצא לאור: (2006)

Hooray For Hollywood: Onomastic rechniques in Bentelntans' “Dirty Eddie”
מאת: Leonard R.N. Ashley
יצא לאור: (1988-12-01)

Verification of SpecC using Predicate Abstraction
מאת: Clarke, E, et al.
יצא לאור: (2007)

Verification of SpecC using predicate abstraction.
מאת: Clarke, E, et al.
יצא לאור: (2007)

The RTL design of 32-bit RISC processor using verilog HDL [electronic resource] /
מאת: Hafizul Hasni Manab, 1987-
יצא לאור: (2012)

Predicate Abstraction with Under-approximation Refinement
מאת: Corina S. Pasareanu, et al.
יצא לאור: (2007-02-01)

Counterexamples with Loops for Predicate Abstraction
מאת: Kroening, D, et al.
יצא לאור: (2006)

The RTL design of 32-BIT 5- stage pipeline risc processor using verilog HDL /
מאת: Lim, Jonie Joo Nee, 1978-, et al.
יצא לאור: (2008)

The RTL design of 32-BIT 5- stage pipeline risc processor using verilog HDL [electronic resources] /
מאת: Lim, Jonie Joo Nee, 1978-, et al.
יצא לאור: (2008)

Verification and Falsification of Programs with Loops Using Predicate Abstraction
מאת: Kroening, D, et al.
יצא לאור: (2009)

Verification and falsification of programs with loops using predicate abstraction.
מאת: Kroening, D, et al.
יצא לאור: (2010)

Model Checking with Abstraction for Web Services
מאת: Sharygina, N, et al.
יצא לאור: (2007)

V2c – A Verilog to C translator
מאת: Mukherjee, R, et al.
יצא לאור: (2016)

Strengthening properties using abstraction refinement
מאת: Purandare, M, et al.
יצא לאור: (2009)

RTL cookbook/
מאת: 274324 Lancaster, Don
יצא לאור: (1969)

RTL2RTL Formal Equivalence: Boosting the Design Confidence
מאת: M V Achutha Kiran Kumar, et al.
יצא לאור: (2014-07-01)

Behavioral Consistency of C and Verilog Programs Using Bounded Model Checking
מאת: Kroening, D, et al.
יצא לאור: (2003)

Counterexample Guided Abstraction Refinement via Program Execution
מאת: Groce, A, et al.
יצא לאור: (2004)

Automated scripts for testing verilog designs with iVerilog
מאת: Ng, Gary Jia Hao
יצא לאור: (2015)

RTL Conversion Method From Pipelined Synchronous RTL Models Into Asynchronous Ones
מאת: Shogo Semba, et al.
יצא לאור: (2022-01-01)

Counterexample-guided abstraction refinement for symmetric concurrent programs
מאת: Donaldson, A, et al.
יצא לאור: (2012)